台积电采用12片高模堆叠技术进行3D堆叠封装_科技频道_

发布日期:2020-09-12 08:45   来源:未知   阅读:

随着工艺缩减开始达到极限,芯片制造商开始寻找在给定的管芯空间中封装越来越多的晶体管的其他方法。当你不能前进或后退时,你就会上去。这就是3D包装的内容。英尔最近以Lakefield的形式推出了其首个3D堆叠SoC,该芯片具有EMIB互连和Foveros封装技术,鼓励了包括台积电和三星在内的其他主要代工厂加快朝同一方向努力。

在最近的技术研讨会上,台积电展示了其在推动这项技术发展方面的最新努力。该代工厂目前正在测试使用SoIC堆叠多达12个Hi的配置(在一个封装中堆叠12个管芯)。管芯使用硅通孔(TSV)相互通信,其基本计划类似于英特尔的Foveros,只是更先进。某些层(或管芯)可用于计算和I / O,其余层可容纳DRAM / SRAM或仅充当活动层之间的隔热层,334435摇钱树心水挂牌

台积电的主要技术允许芯片的堆叠,或者我可以说超越简单的芯片堆叠,这就是所谓的SoIC:集成芯片系统。与传统的使用微型凸块的裸片堆叠不同,它可以通过对齐和限制各种硅裸片的金属层来进行裸片堆叠。